当然，这世界上是不存在100%完美的事物的。尽管Tahiti构架的改进程度和目前的状态较之之前的其他构架有了长足的进步，但构架本身依旧存在着瑕疵，那就是缓冲资源的密度以及可能存在的宏观并行度的问题。

　　R600的衍生物构架，甚至包括Cayman在内，其内部需要改进的地方实在太多，以一个构架的演进来看，Tahiti几乎做到了能够接受的最大限度的更新，AMD已经没有余力去进一步改变构架的逻辑结构了。在AMD目前公布的数据中，我们没有发现CU集群被Dual ACE泾渭分明的划分成2个独立的部分的证据。所以我们对Tahiti的宏观并行度问题暂时持保留态度，暂且认为Tahiti构架的并行度与Cayman的并行度基本类似，属于“由两组线程管理机制共同管理的单一大型运算集群”的类型。尽管CU结构的巨大改变以及线程管理能力的增强令Tahiti获得了相当不错的效率，但如果宏观并行度确实存在不足，那么这种不足还是会降低该构架的线程平滑度，进而对单元复用率造成一定的影响。

Tahiti构架细节

　　如果Tahiti构架确实已经被Dual ACE划分成了完全并行的两个对等群组，逻辑结构层面上与Fermi的GPC并行完全相同，那么这就标志着AMD已经完全进入了宏观并行度的时代，其意义同甩掉VLIW是相当的，同时也标志着。对于这方面的信息，我们将会在后续的延展测试以及信息中对其保持持续的重点关注。

　　宏观并行属于逻辑结构布置的范畴，本身仅对设计者的把握度、对构架的理解力以及统筹能力提出要求，需要添加的单元极少甚至可以忽略不计，并不会导致晶体管负担的增加。所以我们相信在经历并逐渐适应了Tahiti的巨变以后，AMD在下一代构架中一定会进一步着手改进构架的宏观并行度。

Fermi构架单GPC结构（源自后藤弘茂blog）

　　与构架的宏观并行度相比，缓冲资源的密度问题就要显得棘手一些了。尽管Tahiti构架已经引入了unified cache，其分布形式也比较合理，但受限于RV870造成的过低的D线，AMD无法也不愿意对Tahiti的芯片总面积进行放大，因此也就无法给大量的单元配备充足的unified cache资源。

　　Tahiti构架的L2总量与Fermi相同，而且在充当数据缓冲及材质缓冲的同时还要充当L1的回写缓冲，而L1 Data和Instruction cache的总量甚至还不如Fermi多。以这个并未超越对手的缓冲资源总量，去应对4倍于对手的运算单元的需求，这种缓冲资源的密度是远远不够的，密度的低落势必会为缓冲操作带来沉重的负担。尽管AMD通过增加LDS等Shared的方式对其进行了一定的弥补，但Shared低下的灵活度以及强烈的针对性均让其无法完全弥补cache密度所带来的影响。较低的缓冲资源密度会导致频繁的缓冲紧张问题，运算单元在无近存资源可用时将不得不转向使用显存来满足缓冲需求，这会让体系不得不将大量的周期用在访存等IO环节，进而影响到单元复用率的提升。

Fermi构架的资源密度（源自后藤弘茂blog）