● 这主意只为Kepler而生？

　　全新的基于CPU执行的Pre-Scheduling过程为Kepler带来了不小的好处，可以说它是Kepler架构成功的关键要素之一。但这样的功能真的只是如NVIDIA所描述的那样，在公司确定Kepler极高能耗比这个“不可能完成的任务”（庄海欧语）之后才被迫掘地三尺找出来的临时的解决办法么？如果你真的这么以为，那你就天真了。

　　2011年8月，NVIDIA与斯坦福联合发表了一篇名为《Power and Programmability.The Challenges of ExaScale Computing》的论文，该篇论文探讨了一系列性能与功耗增长关系以及未来运算逻辑结构设计方面的问题。除提交了一系列当前架构环境下不同逻辑结构的典型性能功耗状况数据并展现了性能功耗比对未来运算架构发展的影响之外，该篇论文最大的亮点在于NVIDIA拿出了针对性能功耗比以及未来并行机图形运算需求的解决方案——Echelon架构。

　　Echelon架构面向10nm这一目前半导体工艺能够达到的实际界限，计划拥有290平方毫米左右的芯片面积。该架构暂时未包含光栅化在内的常规图形处理单元，虽然不能完全排除NVIDIA放弃光栅化专利墙的优势，转向以超大规模运算能力来直接完成图形处理全部过程的可能性，但这对于手握大量专利的NVIDIA来说太异于常规，因此我们认为Echelon是一个针对未来NVIDIA架构中运算部分组成的ISA（Instruction Set Architecture，指令集架构）。

　　Echelon架构拥有惊人的256个SM单元以及16个DRAM I/O或者说MC（Memory Controller），整个构架拥有最多3级的庞大unified cache体系，这令其无论在总吞吐能力还是可用带宽方面都将达到令人叹为观止的高度。但整个架构最引人瞩目的部分并不在此，Echelon架构最大的亮点在于全新引入的LOC（Latency Processor）单元，这一单元将充当Echelon架构的Scheduler并完成全部的线程仲裁任务。而这，才是Kepler引入CPU执行Pre-Scheduling过程的真正原因。